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Diseño, verificación e implementación de redes neuronales convolucionales cuantizadas mediante High Level Synthesis

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Diseño, verificación e implementación de redes neuronales convolucionales cuantizadas mediante High Level Synthesis

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dc.contributor.advisor Andrés Martínez, David de es_ES
dc.contributor.author Orozco Hidalgo, Andrés es_ES
dc.date.accessioned 2024-10-18T15:16:58Z
dc.date.available 2024-10-18T15:16:58Z
dc.date.created 2024-09-23
dc.date.issued 2024-10-18 es_ES
dc.identifier.uri http://hdl.handle.net/10251/210568
dc.description.abstract [CA] Al llarg dels últims anys, la intel·ligència artificial i les xarxes neuronals han evolucionat significativament, impulsant la necessitat de hardware especialitzat que puga manejar l’alta demanda de còmput requerida per al seu funcionament eficient. Les FPGA (per les seues sigles en anglés, Field-Programmable Gate Arrays) han emergit com una solució clau, a causa de la seua capacitat per a executar tasques específiques de manera altament paral·lela i amb baix consum energètic. En paral·lel, les tècniques d’optimització com la cuantización han permés la reducció de la grandària dels models de xarxes neuronals, optimitzant la seua implementació en hardware amb recursos limitats sense comprometre la seua precisió. Aquest projecte se centra en el disseny, verificació i implementació d’una xarxa neuronal convolucional quantitzada en una FPGA, utilitzant eines de síntesis d’alt nivell (HLS) i programació en Python i C++ . L’objectiu principal ha sigut optimitzar el model per al seu ús en dispositius amb recursos limitats, millorant l’eficiència energètica i reduint la latència. S’han implementat les principals tècniques de quantitzación, traduint el model a una arquitectura de hardware eficient i verificant el seu rendiment en un entorn FPGA real. es_ES
dc.description.abstract [ES] A lo largo de los últimos años, la inteligencia artificial y las redes neuronales han evolucionado significativamente, impulsando la necesidad de hardware especializado que pueda manejar la alta demanda de cómputo requerida para su funcionamiento eficiente. Las FPGA (por sus siglas en inglés, Field-Programmable Gate Arrays) han emergido como una solución clave, debido a su capacidad para ejecutar tareas específicas de manera altamente paralela y con bajo consumo energético. En paralelo, las técnicas de optimización como la cuantización han permitido la reducción del tamaño de los modelos de redes neuronales, optimizando su implementación en hardware con recursos limitados sin comprometer su precisión. Este proyecto se centra en el diseño, verificación e implementación de una red neuronal convolucional cuantizada en una FPGA, utilizando herramientas de síntesis de alto nivel (HLS) y programación en Python y C++. El objetivo principal ha sido optimizar el modelo para su uso en dispositivos con recursos limitados, mejorando la eficiencia energética y reduciendo la latencia. Se han implementado las principales técnicas de cuantización, traduciendo el modelo a una arquitectura de hardware eficiente y verificando su rendimiento en un entorno FPGA real. es_ES
dc.description.abstract [EN] Over the past few years, artificial intelligence and neural networks have evolved significantly, driving the need for specialised hardware that can handle the high computational demand required for their efficient operation. FPGAs (Field-Programmable Gate Arrays) have emerged as a key solution, due to their ability to execute specific tasks in a highly parallel and energy-efficient manner. In parallel, optimisation techniques such as quantization have enabled the reduction of the size of neural network models, optimising their implementation on resource-constrained hardware without compromising their accuracy. This project focuses on the design, verification and implementation of a quantized convolutional neural network on an FPGA, using high-level synthesis (HLS) tools and programming in Python and C++. The main objective has been to optimise the model for use in resource-constrained devices, improving energy efficiency and reducing latency. The main quantization techniques have been implemented, translating the model into an efficient hardware architecture and verifying its performance in a real FPGA environment. es_ES
dc.format.extent 106 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject Cuantización es_ES
dc.subject Redes neuronales convolucionales es_ES
dc.subject High-Level Synthesis es_ES
dc.subject Field-Programmable Gate Arrays es_ES
dc.subject VHDL es_ES
dc.subject Inteligencia artificial es_ES
dc.subject C++ es_ES
dc.subject Python es_ES
dc.subject Quantització es_ES
dc.subject Xarxes neuronals convolucionals es_ES
dc.subject Quantization es_ES
dc.subject Convolutional Neural Networks es_ES
dc.subject.classification ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES es_ES
dc.subject.other Grado en Ingeniería Informática-Grau en Enginyeria Informàtica es_ES
dc.title Diseño, verificación e implementación de redes neuronales convolucionales cuantizadas mediante High Level Synthesis es_ES
dc.title.alternative Design, verification and implementation of quantised convolutional neural networks using High-Level Synthesis es_ES
dc.title.alternative Disseny, verificació i implementació de xarxes neuronals convolucionals quantitzades mitjançant High-Level Synthesis es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Cerrado es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escola Tècnica Superior d'Enginyeria Informàtica es_ES
dc.description.bibliographicCitation Orozco Hidalgo, A. (2024). Diseño, verificación e implementación de redes neuronales convolucionales cuantizadas mediante High Level Synthesis. Universitat Politècnica de València. http://hdl.handle.net/10251/210568 es_ES
dc.description.accrualMethod TFGM es_ES
dc.relation.pasarela TFGM\162582 es_ES


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